Cadence 将智能体植入芯片设计，把五周验证周期缩短至一天
芯片设计面临一个人力问题，而这个问题无法靠砸钱迅速解决。Cadence 全球客户成功副总裁对此的描述是：工作量持续膨胀，而行业招聘速度远远跟不上。因此，该公司今年花时间打造了代替人来做这些工作的智能体，并在 9 月开始公布它们带来的成果。
四个超级智能体，一个编排层
Cadence 推出了四个自主“超级智能体”。ChipStack 覆盖自动化数字 RTL 设计与验证。ViraStack 负责定制模拟版图生成。InnoStack 覆盖数字实现与物理签核收敛。AuraStack 承担 PCB 设计与 3D-IC 封装。AgentStack 位于它们之上，作为编排框架和主智能体，使单个工作流可以将任务从一个专业智能体传递给另一个。
9 月 22 日，该公司为 ChipStack 增加了一个 RTL 生成智能体。它接收高层级规格说明，生成面向功耗、性能和面积优化的、可量产的 RTL，然后进行分析和优化，整个过程由自然语言提示驱动。它还能处理现有 RTL 的更新，让客户用高层级方式描述新需求，由智能体执行变更，同时检查功耗、性能和功能是否仍然成立。在早期评估中，Cadence 报告称，与仅由基础模型生成的代码相比，平均面积减少 24%、功耗降低 18%，并称其 RTL 功能准确率达到 100%。本田正在先进汽车 SoC 上评估该工具，在这些场景中，安全要求和严苛的功耗包络几乎没有给“看起来合理但实际不可行”的答案留下空间。
已经投入生产的数字
最值得记住的是验证方面的数字。Cadence 表示，ChipStack 已有 20 多个客户项目，并已部署到多个芯片设计的生产环境中；早期客户看到 RTL 验证速度提升超过 40 倍，在先进节点设计中，典型的五周验证周期被缩短到不到一天。
ViraStack 有超过 25 个客户合作项目，据报告在模拟和定制设计方面取得 2 到 10 倍的提升。AuraStack 号称在 PCB 和封装工作中生产力最高提升 15 倍，上市速度提高一倍。一家汽车供应商 Forvia Hella 将一项元件布局任务从四天缩短到约四分钟。
这些是供应商提供的数据，应当以供应商数据的眼光看待。它们也异常具体，因此具备通常生产力百分比所没有的可核查性。五周周期是客户本来就在追踪的数字。
为什么智能体会增加而非减少工具使用量
这个市场里显而易见的担忧是：好的智能体会吃掉其底层工具。Cadence 首席执行官 Anirudh Devgan 则持相反观点，这个论点值得一听，因为它与 AI 压缩软件收入的常见叙事相矛盾。
他的说法是，人类设计师一次能运行三到四个实验，而智能体可以运行一百个。因此，智能体会调用更多而非更少的底层引擎。Cadence 的智能体业务采用消费加订阅模式，而中间层的 EDA 工具则保留现有商业条款。购买智能体的客户并不会停止购买智能体所驱动的软件。
该论点的后半部分关乎工作量。Devgan 的对比是：设计一款 CPU 过去需要 500 人花五年，现在只需要 30 到 40 人花六个月。设计效率大约提升了一百倍，而总设计活动仍然增加，因为 AI 训练和推理不断在新节点上创造对新芯片的需求。
这就是为什么人才缺口是卖点，而不是附注。如果行业确实无法招聘到足够多的工程师，那么能够扩大团队有效规模的智能体就是今年唯一能撬动局面的杠杆。同样的压力也是 Cadence 的 IP 业务同比增长超过 40% 的原因，需求集中在 PCIe、UCIe、HBM 和 LPDDR6 接口上；这也是其基于 Palladium Z3 和 Protium X3 平台的硬件业务创下纪录季度的原因。验证能力正在成为一种战略资源，而不再只是一个预算科目。
该公司构建的层级架构
Cadence 对该架构的描述是：超级智能体编排任务专用智能体，这些智能体再调用公司自家的 EDA 软件，而这些软件已针对智能体使用进行了调优。正是这种三层设计，使该公司能够指向客户合作数量，而非单个试点；也正因如此，它主张领域智能体胜过面向同一任务的一般模型。覆盖数字实现与物理签核收敛的 InnoStack 在该进程中处于更早期阶段，Cadence 表示，随着客户在先进节点 SoC 设计中采用智能体工作流，它正在积聚势头。
领域专属性才是技术主张
有趣的工程主张并不是这些智能体能工作，而是为什么 Cadence 认为，在面向同一任务时，它们比一般模型更少产生幻觉。
Cadence 的答案是访问深度。通用智能体只能看到工具输出，并基于报告和日志进行推理。Cadence 拥有这些工具所运行的核心引擎，因此可以在输出层之下构建带有钩子的智能体，从而让公司追求确定性，而非看似合理。客户成功团队的说法是，这些智能体将抽象层级提高了一层：工程工作转移到智能体身上，设计师则转向判断。
生态方面的工作支撑了这一说法。Cadence 列出 NVIDIA、台积电、Socionext 和施耐德电气等公司正在部署其用于封装和 PCB 设计的智能体工作流。它与英特尔围绕 14A 制程开展了多年合作，深化了与三星晶圆代工在 2 纳米和 3D IC 技术上的合作，并与 Rapidus 达成协议，将 InnoStack 集成到该公司的智能体设计解决方案中，目标是将设计周转速度提升至多一倍。
这一主张将由市场而非基准测试来检验。Synopsys 在 2026 年 3 月发布了自己的智能体工程工作流，声称生产力最高提升一倍，某些情况下可达五倍。两家公司卖的都是同一个理念：芯片设计是一套流程，而不是一个提示词，价值在于了解这套流程。
扩展后的 ChipStack 和 InnoStack 能力预计将在 2026 年第四季度向部分早期访问客户提供。Cadence 报告第二季度营收增长 24%，积压订单达 81 亿美元，并将全年增长预期上调至 19%。拥有如此规模积压订单的公司，有底气让智能体接受良率和功耗方面的评判，而不是靠演示来评判——无论如何，这才是正确的检验。一个能一天而非五周完成验证的设计，只有当该流程产出的硅片满足其功耗目标时才有用，而这是任何基准测试框架都无法定论的主张。