Cadence colocou agentes dentro do design de chips e reduziu um ciclo de verificação de cinco semanas para um dia

O design de chips tem um problema de mão de obra que dinheiro não resolve rapidamente. O próprio relato da Cadence, feito por um vice-presidente de sucesso global do cliente, é que o trabalho não para de crescer e a indústria não consegue contratar na velocidade necessária. Por isso, a empresa passou este ano construindo agentes que fazem o trabalho em seu lugar, e em setembro começou a publicar o que eles entregaram.

Quatro superagentes, uma camada de orquestração

A Cadence lançou quatro "superagentes" autônomos. O ChipStack cobre design e verificação automatizados de RTL digital. O ViraStack cuida da geração de layout analógico personalizado. O InnoStack cobre implementação digital e fechamento de signoff físico. O AuraStack assume design de PCB e empacotamento 3D-IC. O AgentStack fica acima deles como a estrutura de orquestração e agente principal, de modo que um único fluxo de trabalho pode passar uma tarefa de um agente especialista para outro.

Em 22 de setembro, a empresa adicionou um Agente de Geração de RTL ao ChipStack. Ele recebe uma especificação de alto nível e produz RTL pronto para produção, otimizado para potência, desempenho e área, depois o analisa e refina, tudo a partir de comandos em linguagem natural. Ele também lida com atualizações de RTL existente, permitindo que um cliente descreva um novo requisito em alto nível e faça com que o agente execute a mudança enquanto verifica se potência, desempenho e função continuam válidos. Em avaliações iniciais, a Cadence relata uma redução média de 24% em área e 18% em potência em comparação com código produzido apenas por um modelo de base, com o que descreve como RTL 100% funcionalmente preciso. A Honda está avaliando a ferramenta em SoCs automotivos avançados, onde requisitos de segurança e limites apertados de potência deixam pouca margem para uma resposta que parece plausível, mas não funciona.

Os números que já estão em produção

O número da verificação é o que vale guardar. A Cadence diz que o ChipStack tem mais de vinte projetos de clientes e está implantado em produção em vários designs de chips, e que clientes iniciais viram a validação de RTL rodar mais de 40 vezes mais rápido, levando um ciclo típico de verificação de cinco semanas para menos de um dia em um projeto de nó avançado.

O ViraStack tem mais de 25 engajamentos com clientes, com ganhos relatados de duas a dez vezes em design analógico e personalizado. O AuraStack é citado com produtividade até 15 vezes maior e o dobro da velocidade de entrada no mercado para trabalhos de PCB e empacotamento. Um fornecedor automotivo, a Forvia Hella, reduziu uma tarefa de posicionamento de componentes de quatro dias para cerca de quatro minutos.

Esses são números de fornecedor e devem ser lidos como tal. Também são incomumente específicos, o que os torna verificáveis de uma forma que um percentual de produtividade normalmente não é. Um ciclo de cinco semanas é um número que um cliente já acompanha.

Por que os agentes aumentam o uso de ferramentas em vez de reduzi-lo

O medo óbvio nesse mercado é que bons agentes consumam as ferramentas que estão por baixo deles. O presidente-executivo da Cadence, Anirudh Devgan, argumenta o oposto, e vale a pena acompanhar o argumento porque ele contradiz a história usual sobre a IA comprimir a receita de software.

A versão dele é que um designer humano consegue executar três ou quatro experimentos por vez, enquanto um agente consegue executar cem. Os agentes, portanto, chamam mais os mecanismos subjacentes, não menos. O negócio agêntico da Cadence funciona em um modelo de consumo mais assinatura, enquanto a camada intermediária de ferramentas EDA mantém seus termos comerciais existentes. Clientes que compram agentes não param de comprar o software que os agentes acionam.

A segunda metade do argumento é sobre carga de trabalho. A comparação de Devgan é que projetar uma CPU antes exigia 500 pessoas por cinco anos, e agora exige de 30 a 40 pessoas por seis meses. A eficiência de design melhorou cerca de cem vezes, e a atividade total de design ainda aumentou, porque treinamento e inferência de IA continuam criando demanda por novos chips em novos nós.

É por isso que a lacuna de talentos é o argumento de venda, e não uma nota de rodapé. Se a indústria realmente não consegue contratar engenheiros suficientes, agentes que ampliam o tamanho efetivo de uma equipe são a única alavanca que se move neste ano. A mesma pressão explica por que o negócio de IP da Cadence cresceu mais de 40% ano a ano, com demanda concentrada nas interfaces PCIe, UCIe, HBM e LPDDR6, e por que seu negócio de hardware, construído sobre as plataformas Palladium Z3 e Protium X3, teve um trimestre recorde. A capacidade de verificação está se tornando um recurso estratégico, e não um item de linha.

A hierarquia que a empresa construiu

A descrição da arquitetura pela Cadence é que superagentes orquestram agentes específicos para tarefas, e esses agentes chamam o próprio software EDA da empresa, que foi ajustado para uso agêntico. Esse design de três camadas é o motivo pelo qual a empresa pode apontar para contagens de engajamento de clientes em vez de um único piloto, e pelo qual argumenta que agentes de domínio superam um modelo geral apontado para o mesmo trabalho. O InnoStack, que cobre implementação digital e fechamento de signoff físico, está mais no início desse processo, e a Cadence diz que está ganhando impulso à medida que clientes adotam fluxos de trabalho agênticos para design de SoC de nó avançado.

A especificidade de domínio é a alegação técnica

A alegação de engenharia interessante não é que os agentes funcionam. É por que a Cadence acha que eles alucinam menos do que um modelo geral apontado para a mesma tarefa.

A resposta da Cadence é a profundidade de acesso. Um agente genérico vê as saídas das ferramentas e raciocina sobre relatórios e logs. A Cadence é dona dos mecanismos centrais sobre os quais as ferramentas rodam, então seus agentes podem ser construídos com ganchos abaixo da camada de saída, o que permite à empresa mirar em determinismo em vez de plausibilidade. O enquadramento da equipe de sucesso do cliente é que os agentes elevam a abstração em um nível: o trabalho de engenharia passa para o agente, e o designer passa para o julgamento.

O trabalho de ecossistema sustenta essa narrativa. A Cadence lista NVIDIA, TSMC, Socionext e Schneider Electric entre as empresas que implantam seus fluxos de trabalho agênticos para empacotamento e design de PCB. Ela tem um engajamento de vários anos com a Intel em torno do processo 14A, aprofundou o trabalho com a Samsung Foundry em tecnologia de dois nanômetros e IC 3D, e concordou com a Rapidus em integrar o InnoStack à solução de design de agentes dessa empresa, visando até o dobro da velocidade no ciclo de design.

Essa alegação será testada pelo mercado, e não por um benchmark. A Synopsys lançou seu próprio fluxo de trabalho de engenharia agêntica em março de 2026, alegando até o dobro da produtividade e cinco vezes em alguns casos. As duas empresas vendem a mesma ideia, que é que o design de chips é um fluxo, e não um prompt, e que o valor está em conhecer o fluxo.

Espera-se que os recursos expandidos do ChipStack e do InnoStack cheguem a clientes selecionados de acesso antecipado no quarto trimestre de 2026. A Cadence relatou crescimento de receita de 24% no segundo trimestre e um backlog de 8,1 bilhões de dólares, e elevou sua expectativa de crescimento para o ano inteiro para 19%. Uma empresa com um backlog desse tamanho pode se permitir que os agentes sejam julgados por yield e potência, e não por uma demonstração, o que é o teste correto de qualquer forma. Um design que verifica em um dia em vez de cinco semanas só é útil se o silício que sai do fluxo atinge sua meta de potência, e essa é uma alegação que nenhum arnês de benchmark vai resolver.