Cadence, 칩 설계에 에이전트를 투입해 5주 검증 주기를 하루로 단축

칩 설계에는 돈으로 빠르게 해결할 수 없는 인력 문제가 있다. Cadence의 글로벌 고객 성공 담당 부사장이 밝힌 회사 측 설명에 따르면, 업무량은 계속 늘어나는데 업계는 필요한 만큼 빠르게 인력을 채용하지 못한다. 그래서 이 회사는 올해 그 일을 대신할 에이전트를 구축하는 데 시간을 썼고, 9월에는 그것들이 내놓은 결과물을 공개하기 시작했다.

네 개의 슈퍼 에이전트, 하나의 오케스트레이션 계층

Cadence는 네 개의 자율형 “슈퍼 에이전트”를 출시했다. ChipStack은 자동화된 디지털 RTL 설계와 검증을 담당한다. ViraStack은 맞춤형 아날로그 레이아웃 생성을 처리한다. InnoStack은 디지털 구현과 물리적 사인오프 클로저를 담당한다. AuraStack은 PCB 설계와 3D-IC 패키징을 맡는다. AgentStack은 이들 위에 오케스트레이션 프레임워크이자 헤드 에이전트로 위치해, 단일 워크플로가 한 전문 에이전트에서 다른 에이전트로 작업을 넘길 수 있게 한다.

9월 22일, 이 회사는 ChipStack에 RTL 생성 에이전트를 추가했다. 이 에이전트는 고수준 명세를 받아 전력, 성능, 면적에 최적화된 생산 준비 완료 RTL을 생성한 뒤 이를 분석하고 개선하며, 이 모든 과정이 자연어 프롬프트로 구동된다. 기존 RTL 업데이트도 처리해, 고객이 새로운 요구사항을 고수준으로 설명하면 에이전트가 변경을 수행하면서 전력, 성능, 기능이 여전히 유지되는지 확인한다. 초기 평가에서 Cadence는 기반 모델만으로 생성한 코드 대비 평균 24%의 면적 감소와 18%의 전력 감소를 보고했으며, 자사 표현으로 100% 기능적으로 정확한 RTL이라고 밝혔다. Honda는 첨단 자동차 SoC에서 이 도구를 평가 중인데, 여기서는 안전 요구사항과 엄격한 전력 한도 때문에 그럴듯해 보이지만 작동하지 않는 답변을 받아들일 여지가 거의 없다.

이미 프로덕션에 적용된 수치들

주목해야 할 수치는 검증 관련 수치다. Cadence에 따르면 ChipStack은 20개 이상의 고객 프로젝트를 보유하고 있으며 여러 칩 설계의 프로덕션에 배포되어 있고, 초기 고객들은 RTL 검증이 40배 이상 빨라져 일반적인 5주 검증 주기가 첨단 노드 설계에서 하루 이내로 단축되는 것을 확인했다.

ViraStack은 25개 이상의 고객 협업 건을 보유하고 있으며 아날로그 및 맞춤형 설계에서 2배에서 10배의 향상이 보고되었다. AuraStack은 PCB 및 패키징 작업에서 최대 15배 높은 생산성과 2배 빠른 시장 출시 속도를 보인다고 언급된다. 자동차 공급업체 중 하나인 Forvia Hella는 부품 배치 작업을 나흘에서 약 4분으로 단축했다.

이는 벤더가 제시한 수치이므로 그렇게 받아들여야 한다. 또한 이례적으로 구체적이어서, 일반적인 생산성 비율로는 확인하기 어려운 방식으로 검증할 수 있다. 5주 주기는 고객이 이미 추적하는 숫자다.

에이전트가 도구 사용을 줄이는 대신 늘리는 이유

이 시장의 뻔한 우려는 좋은 에이전트가 그 아래에 있는 도구를 잡아먹는다는 것이다. Cadence의 최고경영자 Anirudh Devgan은 반대 주장을 펼치는데, 이 주장은 AI가 소프트웨어 매출을 압축한다는 통상적인 이야기와 모순되므로 따라가 볼 가치가 있다.

그의 설명은 인간 설계자는 한 번에 서너 개의 실험을 실행할 수 있지만, 에이전트는 100개를 실행할 수 있다는 것이다. 따라서 에이전트는 하위 엔진을 더 적게가 아니라 더 많이 호출한다. Cadence의 에이전트 사업은 소비량 기반 구독 모델로 운영되며, EDA 도구의 중간 계층은 기존 상용 조건을 유지한다. 에이전트를 구매하는 고객은 에이전트가 구동하는 소프트웨어 구매를 멈추지 않는다.

이 주장의 나머지 절반은 워크로드에 관한 것이다. Devgan의 비교는 예전에는 CPU 설계에 500명이 5년 걸렸지만, 이제는 30~40명이 6개월 걸린다는 것이다. 설계 효율은 대략 100배 향상됐지만, 전체 설계 활동은 여전히 증가했다. AI 학습과 추론이 새로운 노드의 새 칩에 대한 수요를 계속 만들어내기 때문이다.

그렇기 때문에 인재 부족은 부차적인 내용이 아니라 핵심 판매 포인트다. 업계가 정말로 충분한 엔지니어를 채용할 수 없다면, 팀의 실질 규모를 키워주는 에이전트가 올해 움직일 수 있는 유일한 지렛대다. 같은 압박이 Cadence의 IP 사업이 전년 대비 40% 이상 성장한 이유이자, 수요가 PCIe, UCIe, HBM 및 LPDDR6 인터페이스에 집중된 이유이며, Palladium Z3와 Protium X3 플랫폼을 기반으로 한 하드웨어 사업이 기록적인 분기를 보낸 이유이기도 하다. 검증 역량은 이제 비용 항목이 아니라 전략적 자원이 되고 있다.

회사가 구축한 계층 구조

Cadence의 아키텍처 설명에 따르면 슈퍼 에이전트가 작업별 에이전트를 오케스트레이션하고, 그 에이전트들이 에이전트 용도에 맞게 조정된 회사 자체 EDA 소프트웨어를 호출한다. 이러한 3계층 설계 덕분에 회사는 단일 파일럿이 아니라 고객 협업 건수를 내세울 수 있고, 동일한 작업을 맡은 범용 모델보다 도메인 에이전트가 더 낫다고 주장할 수 있다. 디지털 구현과 물리적 사인오프 클로저를 담당하는 InnoStack은 그 과정에서 더 초기 단계에 있으며, Cadence는 고객들이 첨단 노드 SoC 설계를 위해 에이전트 워크플로를 도입하면서 모멘텀이 커지고 있다고 말한다.

도메인 특화가 기술적 주장이다

흥미로운 엔지니어링 주장은 에이전트가 작동한다는 것이 아니다. Cadence가 동일한 작업에 투입된 범용 모델보다 이 에이전트들이 환각을 덜 일으킨다고 생각하는 이유다.

Cadence의 답은 접근 깊이에 있다. 범용 에이전트는 도구 출력을 보고 보고서와 로그를 추론한다. Cadence는 도구가 구동되는 핵심 엔진을 소유하고 있으므로, 그 에이전트는 출력 계층 아래에 훅을 두고 구축될 수 있으며, 이를 통해 회사는 그럴듯함이 아니라 결정성을 목표로 삼을 수 있다. 고객 성공 팀의 설명은 에이전트가 추상화 수준을 한 단계 높인다는 것이다. 엔지니어링 작업은 에이전트로 이동하고, 설계자는 판단으로 이동한다.

생태계 작업은 이 이야기를 뒷받침한다. Cadence는 NVIDIA, TSMC, Socionext, Schneider Electric을 패키징 및 PCB 설계를 위해 자사의 에이전트 워크플로를 배포하는 기업으로 꼽는다. 또한 Intel과 14A 공정 관련 다년간 협업을 맺고 있고, Samsung Foundry와 2나노 및 3D IC 기술 관련 작업을 심화했으며, Rapidus와는 InnoStack을 해당 회사의 에이전트 설계 솔루션에 통합해 최대 2배의 설계 처리 기간 단축을 목표로 하기로 합의했다.

그 주장은 벤치마크가 아니라 시장에서 검증될 것이다. Synopsys는 2026년 3월 자체 에이전트 엔지니어링 워크플로를 출시하며 최대 2배, 일부 경우 5배의 생산성을 주장했다. 두 회사 모두 같은 아이디어를 팔고 있다. 즉 칩 설계는 프롬프트가 아니라 흐름이며, 가치는 그 흐름을 아는 데 있다는 것이다.

확장된 ChipStack 및 InnoStack 기능은 2026년 4분기에 일부 얼리 액세스 고객에게 제공될 예정이다. Cadence는 2분기 매출 성장률 24%와 81억 달러의 수주 잔고를 보고했으며, 연간 성장 전망을 19%로 상향했다. 그 정도 규모의 수주 잔고를 가진 회사라면 에이전트를 데모가 아니라 수율과 전력으로 평가받게 할 여유가 있으며, 어쨌든 그것이 올바른 테스트다. 5주가 아니라 하루 만에 검증되는 설계는 그 흐름에서 나온 실리콘이 전력 목표를 충족할 때만 유용하며, 그것은 어떤 벤치마크 하네스도 해결하지 못할 주장이다.