Cadence、チップ設計にエージェントを投入し、5週間の検証サイクルを1日に短縮

チップ設計には、資金ではすぐに解決できない労働力問題がある。Cadence自身の説明によれば（グローバルカスタマーサクセス担当バイスプレジデントによる）、業務は拡大し続けているのに業界は十分な速さで人材を採用できていない。そこで同社は今年、代わりにその業務を担うエージェントの構築に力を注ぎ、9月にはその成果の公表を始めた。

4つのスーパーエージェント、1つのオーケストレーション層

Cadenceは4つの自律型「スーパーエージェント」を投入した。ChipStackは自動化されたデジタルRTL設計と検証を担う。ViraStackはカスタムアナログレイアウト生成を処理する。InnoStackはデジタル実装と物理サインオフ完了をカバーする。AuraStackはPCB設計と3D-ICパッケージングを担当する。AgentStackはそれらの上に位置し、オーケストレーションフレームワーク兼ヘッドエージェントとして機能するため、単一のワークフローでタスクをある専門エージェントから別のエージェントへ渡せる。

9月22日、同社はChipStackにRTL Generation Agentを追加した。これは高レベル仕様を受け取り、電力・性能・面積に最適化された本番品質のRTLを生成し、その後分析と改良を行う。すべて自然言語プロンプトから駆動される。既存RTLの更新も処理でき、顧客が新しい要件を高レベルで記述すると、エージェントが変更を実行しつつ、電力・性能・機能が維持されているかを確認する。初期評価では、Cadenceは基盤モデルのみで生成したコードと比較して、平均24%の面積削減と18%の消費電力削減を報告しており、さらに「100%機能的に正確なRTL」と述べている。Hondaは先進的な車載SoCでこのツールを評価している。そこでは安全要件と厳しい電力枠により、もっともらしく見えても動作しない回答の余地はほとんどない。

すでに本番環境にある数字

注目すべきは検証の数字だ。Cadenceによれば、ChipStackは20件を超える顧客プロジェクトを抱え、複数のチップ設計で本番環境に展開されている。また初期顧客は、RTL検証が40倍以上高速に実行され、先進ノード設計における典型的な5週間の検証サイクルが1日未満になったと報告している。

ViraStackは25件を超える顧客案件を抱え、アナログおよびカスタム設計で2倍から10倍の改善が報告されている。AuraStackはPCBおよびパッケージング業務で最大15倍の生産性向上と2倍の市場投入速度を実現するとされている。ある自動車サプライヤー、Forvia Hellaは、部品配置タスクを4日から約4分に短縮した。

これらはベンダーによる数字であり、その前提で読むべきだ。ただし異常なほど具体的でもあり、通常の生産性パーセンテージでは不可能な形で検証可能になっている。5週間というサイクルは、顧客がすでに追跡している数字である。

エージェントがツール利用を減らすのではなく増やす理由

この市場で明らかな懸念は、優れたエージェントがその下にあるツールを食いつぶすというものだ。Cadenceの最高経営責任者、Anirudh Devganは逆だと主張する。この主張は、AIがソフトウェア収益を圧縮するというよくある話に反するため、追う価値がある。

彼の説明では、人間の設計者は同時に3～4個の実験しか実行できないが、エージェントは100個実行できる。したがってエージェントは、下層のエンジンをより多く呼び出すのであり、少なくするのではない。Cadenceのエージェント事業は従量課金とサブスクリプションの併用モデルで運営され、中間層のEDAツールは既存の商用条件を維持する。エージェントを購入する顧客は、エージェントが駆動するソフトウェアの購入をやめるわけではない。

主張の後半はワークロードに関するものだ。Devganの比較によれば、かつてCPUの設計には500人と5年を要したが、今は30～40人と6か月で済む。設計効率はおよそ100倍に向上したが、それでも設計活動の総量は増え続けている。AIのトレーニングと推論が、新しいノードの新しいチップへの需要を生み続けているからだ。

だからこそ人材不足が補足ではなく売り文句の中心になる。業界が本当に十分なエンジニアを採用できないなら、チームの実効規模を拡大するエージェントだけが今年動かせる唯一のレバーだ。同じ圧力により、CadenceのIP事業は前年比40%超の成長を遂げ、需要はPCIe、UCIe、HBM、LPDDR6インターフェースに集中している。またPalladium Z3とProtium X3プラットフォームを基盤とするハードウェア事業が記録的な四半期となった理由でもある。検証能力は、単なる費目ではなく戦略的資源になりつつある。

同社が構築した階層構造

Cadenceによるアーキテクチャの説明は、スーパーエージェントがタスク特化型エージェントをオーケストレーションし、それらのエージェントが同社自身のEDAソフトウェアを呼び出すというものだ。そのソフトウェアはエージェント用途に調整されている。この3層設計により、同社は単一のパイロットではなく顧客案件数を示すことができ、また同じ業務に一般モデルを向けるよりもドメインエージェントの方が優れていると主張できる。デジタル実装と物理サインオフ完了をカバーするInnoStackは、そのプロセスではより初期段階にあり、顧客が先進ノードSoC設計にエージェントワークフローを採用するにつれて勢いを増しているとCadenceは述べている。

ドメイン特化性が技術上の主張

興味深いエンジニアリング上の主張は、エージェントが機能するということではない。同じタスクに一般モデルを向けた場合よりも、なぜCadenceのエージェントはハルシネーションが少ないと同社が考えているか、ということだ。

Cadenceの答えはアクセスの深さだ。汎用エージェントはツールの出力を見て、レポートやログを基に推論する。Cadenceはツールが動作するコアエンジンを所有しているため、出力層より下にフックを備えたエージェントを構築できる。これにより同社は、もっともらしさではなく決定性を狙える。カスタマーサクセスチームの説明では、エージェントは抽象度を1段階引き上げる。つまりエンジニアリング作業はエージェントに移り、設計者は判断に移る。

エコシステムの取り組みもこの話を裏付ける。Cadenceは、パッケージングとPCB設計向けのエージェントワークフローを展開している企業として、NVIDIA、TSMC、Socionext、Schneider Electricを挙げている。Intelとは14Aプロセスを巡り複数年にわたる取り組みを行い、Samsung Foundryとは2ナノメートルおよび3D IC技術で協業を深め、RapidusとはInnoStackを同社のエージェント設計ソリューションに統合することで合意し、最大2倍の設計ターンアラウンドを目指している。

その主張はベンチマークではなく市場によって試されるだろう。Synopsysは2026年3月に自社のエージェント型エンジニアリングワークフローを出荷し、最大2倍、場合によっては5倍の生産性を主張している。両社は同じ考えを売っている。つまり、チップ設計はプロンプトではなくフローであり、価値はそのフローを知ることにある。

拡張されたChipStackとInnoStackの機能は、2026年第4四半期に選ばれたアーリーアクセス顧客に提供される予定だ。Cadenceは第2四半期の売上高が24%増加し、受注残高が81億ドルに達したと報告し、通年成長率見通しを19%に引き上げた。これほどの受注残高を持つ企業なら、エージェントをデモではなく歩留まりと電力で評価させる余裕がある。いずれにせよそれが正しいテストだ。5週間ではなく1日で検証できる設計は、そのフローから出てくるシリコンが電力目標を満たして初めて有用であり、その主張はどのベンチマークハーネスでも決着しない。