Cadence introduce agentes en el diseño de chips y reduce un ciclo de verificación de cinco semanas a un día

El diseño de chips tiene un problema de mano de obra que el dinero no puede resolver rápidamente. Según el propio relato de Cadence, ofrecido por un vicepresidente de éxito global de clientes, el trabajo no deja de crecer y la industria no puede contratar lo suficientemente rápido. Así que la empresa pasó este año construyendo agentes que hicieran el trabajo en su lugar, y en septiembre empezó a publicar lo que estos devolvían.

Cuatro superagentes, una capa de orquestación

Cadence ha lanzado cuatro “superagentes” autónomos. ChipStack cubre el diseño y la verificación automatizados de RTL digital. ViraStack se encarga de la generación de layout analógico personalizado. InnoStack cubre la implementación digital y el cierre de signoff físico. AuraStack aborda el diseño de PCB y el empaquetado 3D-IC. AgentStack se sitúa por encima de ellos como marco de orquestación y agente principal, de modo que un único flujo de trabajo puede pasar una tarea de un agente especialista a otro.

El 22 de septiembre, la empresa añadió un agente de generación de RTL a ChipStack. Toma una especificación de alto nivel y produce RTL listo para producción optimizado para potencia, rendimiento y área, y luego lo analiza y lo refina, todo impulsado por indicaciones en lenguaje natural. También gestiona actualizaciones del RTL existente, permitiendo que un cliente describa un nuevo requisito a alto nivel y que el agente realice el cambio mientras comprueba que la potencia, el rendimiento y la función siguen cumpliéndose. En evaluaciones tempranas, Cadence informa una reducción media del 24 por ciento en área y del 18 por ciento en potencia frente a código producido solo por un modelo fundacional, con lo que describe como RTL 100 por ciento funcionalmente preciso. Honda está evaluando la herramienta en SoC automotrices avanzados, donde los requisitos de seguridad y los estrechos márgenes de potencia dejan poco espacio para una respuesta que parezca plausible pero no funcione.

Los números que ya están en producción

La cifra de verificación es la que hay que retener. Cadence dice que ChipStack tiene más de veinte proyectos de clientes y está desplegado en producción en múltiples diseños de chips, y que los primeros clientes han visto la validación de RTL ejecutarse más de 40 veces más rápido, llevando un ciclo típico de verificación de cinco semanas a menos de un día en un diseño de nodo avanzado.

ViraStack tiene más de 25 colaboraciones con clientes, con mejoras reportadas de dos a diez veces en diseño analógico y personalizado. Se atribuye a AuraStack hasta 15 veces más productividad y el doble de velocidad de comercialización para trabajos de PCB y empaquetado. Un proveedor automotriz, Forvia Hella, redujo una tarea de colocación de componentes de cuatro días a unos cuatro minutos.

Esas son cifras del proveedor y deben leerse como tales. También son inusualmente específicas, lo que las hace verificables de una manera en que un porcentaje de productividad normalmente no lo es. Un ciclo de cinco semanas es una cifra que un cliente ya sigue de cerca.

Por qué los agentes aumentan el uso de herramientas en lugar de reducirlo

El temor obvio en este mercado es que los buenos agentes se coman las herramientas que tienen debajo. El director ejecutivo de Cadence, Anirudh Devgan, sostiene lo contrario, y vale la pena seguir su argumento porque contradice la historia habitual sobre la IA que comprime los ingresos del software.

Su versión es que un diseñador humano puede ejecutar tres o cuatro experimentos a la vez, mientras que un agente puede ejecutar cien. Por lo tanto, los agentes llaman a más motores subyacentes, no a menos. El negocio agéntico de Cadence funciona con un modelo de consumo más suscripción, mientras que la capa intermedia de herramientas EDA conserva sus condiciones comerciales existentes. Los clientes que compran agentes no dejan de comprar el software que los agentes impulsan.

La segunda mitad del argumento trata sobre la carga de trabajo. La comparación de Devgan es que diseñar una CPU antes requería 500 personas durante cinco años, y ahora requiere de 30 a 40 personas durante seis meses. La eficiencia de diseño mejoró aproximadamente cien veces, y la actividad total de diseño siguió aumentando, porque el entrenamiento y la inferencia de IA no dejan de crear demanda de nuevos chips en nuevos nodos.

Por eso la escasez de talento es el argumento de venta, y no una nota al margen. Si la industria realmente no puede contratar suficientes ingenieros, los agentes que amplían el tamaño efectivo de un equipo son la única palanca que se mueve este año. La misma presión explica por qué el negocio de IP de Cadence creció más del 40 por ciento interanual, con la demanda concentrada en interfaces PCIe, UCIe, HBM y LPDDR6, y por qué su negocio de hardware, construido sobre las plataformas Palladium Z3 y Protium X3, tuvo un trimestre récord. La capacidad de verificación se está convirtiendo en un recurso estratégico más que en una partida presupuestaria.

La jerarquía que construyó la empresa

La descripción de la arquitectura que hace Cadence es que los superagentes orquestan agentes específicos para tareas, y esos agentes llaman al propio software EDA de la empresa, que se ha ajustado para uso agéntico. Ese diseño de tres capas es la razón por la que la empresa puede señalar recuentos de colaboración con clientes en lugar de un único piloto, y por la que sostiene que los agentes de dominio superan a un modelo general orientado al mismo trabajo. InnoStack, que cubre la implementación digital y el cierre de signoff físico, está más atrás en ese proceso, y Cadence dice que está ganando impulso a medida que los clientes adoptan flujos de trabajo agénticos para el diseño de SoC de nodo avanzado.

La especificidad de dominio es la afirmación técnica

La afirmación de ingeniería interesante no es que los agentes funcionen. Es por qué Cadence cree que alucinan menos que un modelo general orientado a la misma tarea.

La respuesta de Cadence es la profundidad de acceso. Un agente genérico ve las salidas de las herramientas y razona sobre informes y registros. Cadence posee los motores centrales sobre los que se ejecutan las herramientas, por lo que sus agentes pueden construirse con ganchos por debajo de la capa de salida, lo que permite a la empresa apuntar al determinismo en lugar de a la plausibilidad. El enfoque del equipo de éxito del cliente es que los agentes elevan la abstracción un nivel: el trabajo de ingeniería pasa al agente, y el diseñador pasa al juicio.

El trabajo de ecosistema respalda esa historia. Cadence incluye a NVIDIA, TSMC, Socionext y Schneider Electric entre las empresas que despliegan sus flujos de trabajo agénticos para empaquetado y diseño de PCB. Tiene un compromiso de varios años con Intel en torno al proceso 14A, profundizó su trabajo con Samsung Foundry en tecnología de dos nanómetros y 3D IC, y acordó con Rapidus integrar InnoStack en la solución de diseño de agentes de esa compañía, con el objetivo de hasta duplicar la velocidad del ciclo de diseño.

Esa afirmación será puesta a prueba por el mercado más que por un benchmark. Synopsys lanzó su propio flujo de trabajo de ingeniería agéntica en marzo de 2026, afirmando hasta el doble de productividad y cinco veces en algunos casos. Ambas empresas venden la misma idea, que el diseño de chips es un flujo más que un prompt, y que el valor reside en conocer el flujo.

Se espera que las capacidades ampliadas de ChipStack e InnoStack lleguen a clientes selectos de acceso anticipado en el cuarto trimestre de 2026. Cadence reportó un crecimiento de ingresos del 24 por ciento en el segundo trimestre y una cartera de pedidos de 8.100 millones de dólares, y elevó su expectativa de crecimiento para todo el año al 19 por ciento. Una empresa con una cartera de pedidos de ese tamaño puede permitirse que los agentes se juzguen por el rendimiento de fabricación y la potencia en lugar de por una demo, que es el criterio correcto de todos modos. Un diseño que se verifica en un día en lugar de cinco semanas solo es útil si el silicio que sale del flujo cumple su objetivo de potencia, y esa es una afirmación que ningún arnés de benchmark resolverá.