Cadence setzt Agenten in den Chipentwurf ein und verkürzt einen fünfwöchigen Verifikationszyklus auf einen Tag

Der Chipentwurf hat ein Arbeitskräfteproblem, das sich nicht schnell mit Geld lösen lässt. Wie Cadence selbst – dargelegt von einem Vice President of Global Customer Success – beschreibt, wächst die Arbeit stetig, und die Branche kann nicht schnell genug einstellen. Also verbrachte das Unternehmen dieses Jahr damit, Agenten zu entwickeln, die die Arbeit stattdessen erledigen, und im September begann es zu veröffentlichen, was sie leisteten.

Vier Superagenten, eine Orchestrierungsschicht

Cadence hat vier autonome „Superagenten“ eingeführt. ChipStack deckt automatisierten digitalen RTL-Entwurf und Verifikation ab. ViraStack übernimmt die Generierung kundenspezifischer analoger Layouts. InnoStack deckt digitale Implementierung und physischen Signoff-Abschluss ab. AuraStack übernimmt PCB-Design und 3D-IC-Packaging. AgentStack steht darüber als Orchestrierungsframework und übergeordneter Agent, sodass ein einzelner Workflow eine Aufgabe von einem spezialisierten Agenten an einen anderen weitergeben kann.

Am 22. September ergänzte das Unternehmen ChipStack um einen RTL Generation Agent. Er nimmt eine High-Level-Spezifikation entgegen und erzeugt produktionsreifen RTL, optimiert für Leistungsaufnahme, Performance und Fläche, analysiert und verfeinert ihn anschließend – alles gesteuert über natürlichsprachliche Prompts. Er übernimmt auch Aktualisierungen bestehender RTL, sodass ein Kunde eine neue Anforderung auf hoher Ebene beschreiben kann und der Agent die Änderung ausführt, während er prüft, dass Leistungsaufnahme, Performance und Funktion weiterhin gewährleistet sind. In ersten Evaluierungen meldet Cadence eine durchschnittliche Flächenreduzierung von 24 Prozent und eine Reduzierung der Leistungsaufnahme um 18 Prozent gegenüber Code, der allein von einem Foundation Model erzeugt wurde, bei nach eigener Beschreibung 100 Prozent funktional korrektem RTL. Honda evaluiert das Tool für fortschrittliche Automotive-SoCs, wo Sicherheitsanforderungen und enge Leistungsbudgets wenig Raum für eine plausibel aussehende, aber nicht funktionierende Antwort lassen.

Die Zahlen, die bereits in Produktion sind

Die Verifikationszahl ist die, an der man sich festhalten sollte. Cadence sagt, ChipStack habe mehr als zwanzig Kundenprojekte und sei in der Produktion über mehrere Chipdesigns hinweg im Einsatz, und frühe Kunden hätten erlebt, dass die RTL-Validierung mehr als 40-mal schneller läuft und einen typischen fünfwöchigen Verifikationszyklus bei einem Design auf einem fortgeschrittenen Node auf weniger als einen Tag verkürzt.

ViraStack hat mehr als 25 Kundenengagements mit berichteten Verbesserungen um das Zwei- bis Zehnfache im analogen und kundenspezifischen Design. Für AuraStack werden bis zu 15-mal höhere Produktivität und doppelte Markteinführungsgeschwindigkeit für PCB- und Packaging-Arbeiten angegeben. Ein Automobilzulieferer, Forvia Hella, reduzierte eine Aufgabe zur Komponentenplatzierung von vier Tagen auf etwa vier Minuten.

Das sind Anbieterzahlen und sollten auch so gelesen werden. Sie sind zudem ungewöhnlich konkret, was sie auf eine Weise überprüfbar macht, wie es ein Produktivitätsprozentsatz normalerweise nicht ist. Ein fünfwöchiger Zyklus ist eine Zahl, die ein Kunde ohnehin bereits verfolgt.

Warum Agenten die Tool-Nutzung erhöhen statt sie zu verringern

Die naheliegende Angst in diesem Markt ist, dass gute Agenten die darunterliegenden Tools auffressen. Cadence-CEO Anirudh Devgan argumentiert das Gegenteil, und das Argument ist es wert, verfolgt zu werden, weil es der üblichen Erzählung widerspricht, KI komprimiere Softwareumsätze.

Seine Darstellung ist, dass ein menschlicher Designer drei oder vier Experimente gleichzeitig durchführen kann, während ein Agent hundert schafft. Agenten rufen daher mehr der zugrunde liegenden Engines auf, nicht weniger. Cadences agentisches Geschäft läuft auf einem Consumption-plus-Subscription-Modell, während die mittlere Schicht der EDA-Tools ihre bestehenden kommerziellen Bedingungen behält. Kunden, die Agenten kaufen, hören nicht auf, die Software zu kaufen, die die Agenten steuern.

Die zweite Hälfte des Arguments betrifft die Arbeitslast. Devgans Vergleich: Die Entwicklung einer CPU erforderte einst 500 Personen über fünf Jahre und dauert heute 30 bis 40 Personen sechs Monate. Die Designeffizienz verbesserte sich um etwa das Hundertfache, und die gesamte Designaktivität stieg dennoch, weil KI-Training und -Inferenz weiterhin Nachfrage nach neuen Chips auf neuen Nodes schaffen.

Deshalb ist die Talentlücke das Verkaufsargument und nicht eine Randnotiz. Wenn die Branche wirklich nicht genügend Ingenieure einstellen kann, sind Agenten, die die effektive Teamgröße erweitern, der einzige Hebel, der sich in diesem Jahr bewegt. Derselbe Druck ist der Grund, warum Cadences IP-Geschäft im Jahresvergleich um mehr als 40 Prozent wuchs, mit Nachfrage konzentriert auf PCIe-, UCIe-, HBM- und LPDDR6-Schnittstellen, und warum sein Hardwaregeschäft, aufgebaut auf den Plattformen Palladium Z3 und Protium X3, ein Rekordquartal hatte. Verifikationskapazität wird zu einer strategischen Ressource statt zu einer Kostenposition.

Die Hierarchie, die das Unternehmen aufgebaut hat

Cadences Beschreibung der Architektur ist, dass Superagenten aufgabenspezifische Agenten orchestrieren, und diese Agenten die eigene EDA-Software des Unternehmens aufrufen, die für die agentische Nutzung abgestimmt wurde. Dieses dreischichtige Design ist der Grund, warum das Unternehmen auf Kundenengagement-Zahlen statt auf ein einzelnes Pilotprojekt verweisen kann und warum es argumentiert, dass Domänenagenten ein allgemeines Modell, das auf dieselbe Aufgabe gerichtet ist, übertreffen. InnoStack, das digitale Implementierung und physischen Signoff-Abschluss abdeckt, ist in diesem Prozess früher dran, und Cadence sagt, es baue Dynamik auf, während Kunden agentische Workflows für Advanced-Node-SoC-Design übernehmen.

Domänenspezifität ist die technische Behauptung

Die interessante technische Behauptung ist nicht, dass die Agenten funktionieren. Sie ist, warum Cadence glaubt, dass sie weniger halluzinieren als ein allgemeines Modell, das auf dieselbe Aufgabe gerichtet ist.

Cadences Antwort ist die Tiefe des Zugriffs. Ein generischer Agent sieht Tool-Ausgaben und schlussfolgert anhand von Berichten und Logs. Cadence besitzt die Kern-Engines, auf denen die Tools laufen, sodass seine Agenten mit Hooks unterhalb der Ausgabeschicht gebaut werden können, was dem Unternehmen erlaubt, auf Determinismus statt auf Plausibilität abzuzielen. Die Einordnung des Customer-Success-Teams ist, dass die Agenten die Abstraktion um eine Ebene anheben: Die Engineering-Arbeit wandert zum Agenten, und der Designer wechselt zum Urteilsvermögen.

Die Ökosystem-Arbeit stützt diese Geschichte. Cadence nennt NVIDIA, TSMC, Socionext und Schneider Electric unter den Unternehmen, die seine agentischen Workflows für Packaging- und PCB-Design einsetzen. Es gibt ein mehrjähriges Engagement mit Intel rund um den 14A-Prozess, vertiefte Arbeit mit Samsung Foundry zu Zwei-Nanometer- und 3D-IC-Technologie und eine Vereinbarung mit Rapidus, InnoStack in die Agent-Design-Lösung des Unternehmens zu integrieren, mit dem Ziel, den Design-Durchlauf um bis zu das Doppelte zu beschleunigen.

Diese Behauptung wird vom Markt und nicht von einem Benchmark getestet werden. Synopsys hat im März 2026 seinen eigenen agentischen Engineering-Workflow ausgeliefert und beansprucht bis zu doppelte Produktivität und in manchen Fällen das Fünffache. Beide Unternehmen verkaufen dieselbe Idee: dass Chipdesign ein Flow und kein Prompt ist und dass der Wert darin liegt, den Flow zu kennen.

Die erweiterten ChipStack- und InnoStack-Funktionen sollen im vierten Quartal 2026 ausgewählten Early-Access-Kunden zur Verfügung stehen. Cadence meldete für das zweite Quartal ein Umsatzwachstum von 24 Prozent und einen Auftragsbestand von 8,1 Milliarden Dollar und erhöhte die Wachstumserwartung für das Gesamtjahr auf 19 Prozent. Ein Unternehmen mit einem derart großen Auftragsbestand kann es sich leisten, die Agenten nach Yield und Leistungsaufnahme statt nach einer Demo beurteilen zu lassen, was ohnehin der richtige Test ist. Ein Design, das an einem Tag statt in fünf Wochen verifiziert wird, ist nur nützlich, wenn das Silizium, das aus dem Flow kommt, sein Leistungsziel erreicht, und das ist eine Behauptung, die kein Benchmark-Harness klären wird.